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集成驱动器优化GaN性能

（2025年8月2日更新）

导读：

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将GaN FET与它们的驱动器集成可以提高开关性能，并且可以简化GaN功率级设计。

氮化镓 (GaN) 晶体管的开关速度比硅MOSFET要快得多，因此有可能实现更低的开关损耗。但是，当压摆率很高时，特定的包装类型会受到限制GaN FET开关性能GaN FET与驱动器集成在一个包装中可以减少寄生电感，优化开关性能。集成驱动保护功能

简介

氮化镓 (GaN) 晶体管的开关性能优于硅MOSFET，由于氮化镓导电阻相同， (GaN) 晶体管的终端电容较低，避免了体二极管的反向恢复损失。正是由于这些特性，GaN FET提高功率密度和瞬态性能，同时保持合理的开关损耗。

传统上，GaN由于单独的驱动器，该装置被包装成分立式装置GaN设备和驱动器基于不同的处理技术，可能来自不同的制造商。每个包装都会有引入寄生电感的焊线和导线。当切换到每纳秒数十到数百伏的高压摆率时，这些寄生电感会导致开关损耗、铃声振动和可靠性问题。

将GaN晶体管与其驱动器集成(图11)b)可消除共源电感，大大降低驱动器输出GaN格栅极之间的电感和驱动接地中的电感。在本文中，我们将研究包装寄生效应引起的问题和限制。在集成包装中优化这些寄生效应可以减少100以上的问题V/ns的高压摆率实现出色的开关性能。

图1. 由独立包装中的驱动驱动驱动GaN器件 (a);一个集成GaN/驱动封装 (b)。

图2. 用于模拟半桥电路的简化图

仿真设置

为了模拟寄生电感效应，我们使用了直接驱动配置的空虚型GaN半桥功率级(图2)。我们将半桥设置为480总线电压的降压转换器V，死区时间50ns50%的空比(输出电压) [VOUT] = 240V)，以及一个8A电感器电流。这个GaN开关电压电平间直接驱动栅极。阻力驱动设置GaN设备的接通压摆率。一个电流源只模拟一个与连续传导模式相关的内部开关 (SW) 连接到节点的电感负载。

共源电感

高速开关中最重要的一个寄生要素是共源电感(图1a中的Lcs)，它限制了设备吸收电流的压摆率。在传统的TO-220封装中，GaN源从焊线流到引线，吸收电流和栅极电流从这里流过。当吸收电流变化时，该共源电感调节栅源电压。共源电感将高于10nH(包括焊线和封装引线)限制了压摆率 (di/dt)，并增加开关损耗。

借助图1b驱动器的集成包装直接焊接到地面GaN裸片源焊垫。这个Kelvin源连接最大限度地缩短了电源环路与栅极环路共用的共源电感路径，使设备能够以较高的电流压摆率开关。可以将一个Kelvin将源引脚添加到分立式引脚；然而，这种额外的引脚会使其成为不标准的电源包装。Kelvin还必须从印刷电路板上引脚 (PCB) 引回驱动器包装，从而增加了栅极环电感。

图3.不同共源电感条件下的高管接通:红色 = 0nH，绿色 = 1nH，蓝色 = 5nH。E_HS是高管器件VDS和IDS积分值(能耗)在运行时间内。

图3显示了高管开关连接时的硬开关波形。共源电感为5nH由于源降级效应，压摆率减半。如能耗曲线图所示，压摆率较低会带来更长的转换时间，导致更高的交叉传导损耗。共源电感为5nH能量损失从53开始μJ增加至85μJ，增加了60%。假定开关频率为100kHz，功率损失将从5开始.3W增加至8.5W。

栅极环路电感

格栅极环电感包括格栅极电感和驱动接地电感。格栅极电感是驱动器的输出和输出GaN栅极之间的电感。独立包装时，栅极电感包括驱动输出焊线 (Ldrv_out)、GaN栅极焊线 (Lg_gan) 和PCB迹线 (Lg_pcb)，。

根据不同的包装尺寸，格栅极电感器将从紧凑的表面包装（例如，四方平无引线包装）几纳亨到引线功率包装（例如TO-220)的10nH以上。若驱动器与GaN FET集成在同一个引线框中(图1)b)，GaN栅极直接焊接到驱动器输出，可将栅极电感降低到1nH以下。包装集成还可以大大降低驱动接地电感(从图1)a中的Ldrv_gnd Ls_pcb到图1b中的Lks)。

特别是在关闭期间，降低栅极环电感对开关性能有很大影响，GaN栅极被电阻器拉下。该电阻器的电阻值需要足够低，以免在开关过程中因漏极被拉高而重新连接。这个电阻器和GaN电感器-电阻器-电容器 (L-R-C) 槽路。方程式1中的Q质量因数表示：

当栅极环路电感值较大时，Q随着质量因素的增加，振铃变得更高。一个1的效果Ω下拉电阻关闭低管GaN FET图4中此效应的出现时间为9.97μs，其中，栅极环路的电感变化范围介于2nH到10nH之间。在10nH低管VGS12V振铃。这大大增加了GaN晶体管栅极应力。需要注意的是，任何事情都需要注意FET栅极上的过应力会对可靠性产生负面影响。

格栅极环电感也会对关闭保持能力产生很大影响。当低管器件的栅极保持关闭电压，高管器件连接时，低管漏极电容将大电流传输到栅极的保持环。电流通过栅极环路电感将栅极推上。图4在大约10.02µs曲线的变化说明了这一点。低管随电感增加VGS在高管漏电流曲线图中可以看出，它被推得更高，从而增加了直通电流 (ID_HS)。这种直流使交叉传导能量损失 (E_HS) 从53µJ增加至67&micrTI一级代理o;J。

图4. 低管关闭和高管连接波形在不同的栅极环路电感下：红色 = 2nH，绿色 = 4nH，蓝色 = 10nH。E_HS是高管能耗。

根据方程式 (1)减少栅极应力的一种方法是增加下拉电阻值，反过来减少L-R-C槽的Q质量因数。图5显示10nH栅极环电感和1Ω到3Ω下拉电阻之间的变化 (Rpd) 模拟结果。虽然栅极下冲被一个3Ω下拉电阻限制在负偏置电压以下的伏特内，但关闭能力恶化，导致更大的直通电流。这一点在漏电流曲线图中很明显。

E_HS能量曲线图显示出，在每个开关周期内有额外的13µJ损耗，与2nH格栅极环电感和1Ω下拉电阻时53µJ相比之下，几乎增加了60%(图4)。

假设开关频率为1000kHz，高管器件的功率损失从5开始.3W增加至8W，原因是高栅极环电感和高下拉电阻值引起的直接连接。这种额外的功率损失将使电源设备中的散热难以管理，并增加包装和冷却成本。

图5. 使用10nH格栅极环电感和下拉电阻的模拟结果：Rpd = 1Ω(红色)、2Ω(绿色)和3Ω(蓝色)。E_HS是高管能耗。

为了降低直接电压，格栅极可以偏置为更大的负电压，但这会增加格栅极的应力，并在设备处于第三象限时增加死区的时间损失。因此，当栅极环路电感较高时，很难管理栅极应力与器件关闭保持能力之间的平衡和选择。必须增加栅极应力或允许半桥直通，这将增加交叉传导损耗和电流环路振铃，并导致安全工作区 (SOA) 问题。一个集成式GaN/驱动封装提供低栅极环电感，最大限度地降低栅极应力和直通风险。

GaN器件保护

将驱动器与GaN晶体管安装在同一导线框架内，以确保其温度相对接近，因为导线框架具有优异的导热性。当感知温度超过保护限值时，可将热传感和过热保护放置在驱动器内，GaN FET将关闭。

一个串联MOSFET或一个并联GaN感测FET可用于过流保护。它们都需要GaN低电感连接器件与驱动器之间。由于GaN通常更大di/dt进行快速开关，互联线路中的额外电感会导致振铃，并且需要很长时间来防止电流保护失效。集成驱动器确保感知电路和GaN FET尽可能少的电感连接，使电流保护电路能尽快反应，保护装置不受过流应力的影响。